 |
|
|
| |
|
|
| Sommaire
Infrastructure |
|
| Intel introduit l'optimisation matérielle des opérations d'entrées-sorties |
| Les prochaines puces serveurs du fondeur intègreront nativement des transistors dédiés à la gestion des flux d'entrées-sorties, ainsi qu'une optimisation par couche du protocole TCP/IP.
(23/02/2005) |
|
Ce vendredi 18 février, Intel a dévoilé une technologie d'accélération
des tâches d'entrées-sorties, technologie qui sera implantée
dans ses futures puces serveurs dont la sortie est prévue pour le
deuxième semestre 2005 dans le cas du Montecito - le remplaçant
de l'Itanium 2 - et pour le premier semestre 2006 dans le cas
du successeur du Xeon, la puce serveur d'entrée de gamme.
"Le problème que nous avons relevé chez nos clients à ce
sujet est : j'ai mis à jour mon système mais mes applications
disponibles sur le réseau et mon processeur ne répondent pas
aussi rapidement qu'ils le devraient. C'est véritablement
un problème de transport de données jusqu'aux applications",
expliquait lors d'une conférence de presse Stephen Chenoweth,
directeur marketing de la branche divertissement numérique
d'Intel.
En
effet, depuis plusieurs années, les progrès réalisés dans les
processeurs sont freinés par les bandes passantes des machines,
un véritable goulet d'étranglement auquel Intel et AMD s'étaient
déjà attaqués en introduisant respectivement les technologies
FSB (Front Size Bus) et Hypertransport. Mais là où celles-ci
se limitaient à créer une autoroute de l'information à proximité
du processeur, l'accélérateur de tâches d'entrées-sorties
se propose de gagner en performance en implémentant au cœur
des puces des optimisations logicielles à la manière d'un
jeu de composants.
A l'intérieur d'une puce, une partie des transistors sera
dédiée au traitement des entrées/sorties. D'ores et déjà,
le fondeur estime que cette technologie sera susceptible d'améliorer
jusqu'à 30% l'interaction entre les serveurs et les lignes
réseaux. Des gains qui s'élèvent à 90% de trafic en moins
au niveau de la puce lorsqu'il s'agit de trafic TCP/IP généré
par le moteur d'applications traditionnelles.
| Une
technologie complémentaire de la nouvelle plate-forme
multicoeur. |
A l'heure actuelle, le fondeur précise que sa technologie
d'accélération E/S fonctionne en optimisant les différents
couches des protocoles dans le processeur. La copie des données
s'exécute alors par un jeu de puces tandis que l'accès à la
mémoire directe et le traitement parallèle sont gérés par
les contrôleurs réseaux.
Toutefois, Intel précise que si cette
technique améliore la largeur de bande du réseau, elle n'impacte
nullement les performances lors du déplacement des données
TCP/IP dans un système. Plus de renseignements sur cette technologie
seront dévoilés lors du salon bi-annuel de la société - l'IDF -
qui début le 1 mars.
Cette technologie vient compléter les nouveautés d'Intel
annoncées pour 2005 sur la nouvelle plate-forme Montecito.
Le constructeur a ainsi dévoilé un mois plus tôt son projet
de virtualisation VanderPool (lire l'article
du 26/01/2005) et introduit ses puces 64 bits sur le poste
de travail cette semaine. Une année très riche en nouvelles
technologies puisqu'en marge des processeurs double-cœur s'ajoutera
également la transition vers la gravure 65 nanomètres.
|
| |
| |
|
|
|
|
|
|
Dossier 